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T/E载波与分组交换通信
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DS31256
256通道、高吞吐率HDLC控制器
256通道HDLC控制器,能够处理60路T1或64路E1数据流,或者是2路T3数据流
不推荐在新产品中使用
型号
替代产品
说明
DS31256
n/a
该型号仍在供货,但不推荐用于新的设计。
DS31256+
n/a
DS31256B
n/a
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勘误表
勘误表 DS31256
31256B2.pdf
勘误表 DS31256
31256A2.pdf
应用笔记
App Note 390: DS31256 and T1/E1 Interface
- DS31256 (English only)
App Note 392: DS31256 Gapped Clock Applications
- DS31256 (English only)
App Note 399: DS31256 Loopback Modes
- DS31256 (English only)
应用笔记2867:DS31256的初始化步骤
- DS31256
应用笔记2871:DS31256 HDLC控制器的配置步骤—配置模式
- DS31256
应用笔记2872:DS31256 HDLC控制器的配置步骤—桥接模式
- DS31256
App Note 3071: Internal Test Registers for the DS31256
- DS31256 (English only)
应用笔记3259:DS31256 Envoy - 寄存器转储例程
- DS31256
App Note 3344: DS31256 -- T3/E3 MUX/DS3112 Hardware Connections
- DS31256 (English only)
App Note 3345: Examples of DS31256 Applications
- DS31256 (English only)
App Note 3347: DS31256 Unchannelized T3/E3/HSSI/VDSL Port Configuration for Bridge Mode Applications
- DS31256 (English only)
应用笔记3475:DS31256的PCI总线利用率
- DS31256
App Note 3760: Interleaved Bus Operation
- DS31256 (English only)
App Note 3818: Enabling Fractional-T1(FT1) Loopback Detection on the DS31256
- DS31256 (English only)
评估板
无
设计指南
通信
(PDF)
可靠性报告
可靠性报告:
DS31256.pdf
(English only)
软件/模型
DS31256_B1 BSDL模型
DS31256_B2V BSDL模型
DS31256 BSDL模型
DS31256_A2 BSDL模型
DS31256_B2 BSDL模型
DS31256 Cadence Concept符号
DS31256逻辑符号-XML格式
DS31256 IBIS模型
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2006-01-27
本页最后一次更新: 2008-04-09
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