摘要：本文讨论了在中频(IF)和基带应用中，进行高速模拟-数字转换器(ADC)设计时，如何正确地进行元件的选择、放置等布局技术。文章以MAX12557高分辨率、高速数据转换器为例，给出了建立一个最优化设计的指导方针：正确的高速布局技术，旁路和去耦技巧，元件的选择和放置，以及热管理技术等。 引言 Maxim公司的14位双路ADC芯片MAX12557针对65Msps采样速率进行优化，适合所有IF和基带应用。本文旨在作为一个简明的辅助资源，为该器件的原理设计和PCB布局提供指导性意见。意在作为该ADC器件手册及其评估板手册的补充。用户应该审视其特定应用，并参考所有可获得的资源，以便使该器件在其目标应用中发挥最佳性能。 本文分为三个部分：一般性建议，原理设计建议和布局建议。一般性建议概要介绍了如何在应用中发挥器件最佳性能的设计实践。主要讨论了ADC外围元器件布局方面一些好的习惯，以及和PCB本身相关的一些建议。原理设计建议提供了一些最为重要和敏感的器件引脚上元件的参数。最后，布局建议部分详细解说了如何在转换器周围放置外围元件，指出了哪些外部元件应该放置在顶层，哪些应放在底层，并在最后提供了一些有关PCB的更多信息。 请参考图1的引出脚示意图，和表1所列的MAX12557的引脚说明。MAX12557的评估(EV)板提供多种选择，允许选择单端或差分时钟输入、单端或差分模拟输入、以及内部或外部基准等。因此，图2-5的评估板电路图中使用的外围元件和配置比正常应用中多。最后，图6和7还给出了评估板的顶层和底层的丝印和元件布局。 点击大图 图1. MAX12557的引脚排列 表1. MAX12557引脚说明 PIN NAME FUNCTION 1, 4, 5, 9, 13, 14, 17 GND Converter Ground. Connect all ground pins and the exposed paddle (EP) together. 2 INAP Channel A Positive Analog Input 3 INAN Channel A Negative Analog Input 6 COMA Channel A Common-Mode Voltage I/O. 7 REFAP Channel A Positive Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN). 8 REFAN Channel A Negative Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN). 10 REFBN Channel B Negative Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN). 11 REFBP Channel B Positive Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN). 12 COMB Channel B Common-Mode Voltage I/O 15 INBN Channel B Negative Analog Input 16 INBP Channel B Positive Analog Input 18 DIFFCLK/active-low SECLK Differential/Single-Ended Input Clock Drive. This input selects between single-ended or differential clock input drives. DIFFCLK/active-low SECLK = GND: Selects single-ended clock input drive. DIFFCLK/active-low SECLK = OVDD: Selects differential clock input drive. 19 CLKN Negative Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the clock signal to CLKP and tie CLKN to GND. 20 CLKP Positive Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND. 21 DIV2 Divide-by-Two Clock Divider Digital Control Input 22 DIV4 Divide-by-Four Clock Divider Digital Control Input 23-26, 61, 62, 63 VDD Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Connect all VDD pins to the same potential. 27, 43, 60 OVDD Output Driver Power Input. Connect OVDD to a 1.7V to VDD power supply. 28, 29, 45, 46 N.C. No Connect 30 D0B Channel B CMOS Digital Output, Bit 0 (LSB) 31 D1B Channel B CMOS Digital Output, Bit 1 32 D2B Channel B CMOS Digital Output, Bit 2 33 D3B Channel B CMOS Digital Output, Bit 3 34 D4B Channel B CMOS Digital Output, Bit 4 35 D5B Channel B CMOS Digital Output, Bit 5 36 D6B Channel B CMOS Digital Output, Bit 6 37 D7B Channel B CMOS Digital Output, Bit 7 38 D8B Channel B CMOS Digital Output, Bit 8 39 D9B Channel B CMOS Digital Output, Bit 9 40 D10B Channel B CMOS Digital Output, Bit 10 41 D13B Channel B CMOS Digital Output, Bit 11 (MSB) 42 DORB Channel B Data Out-of-Range Indicator. The DORB digital output indicates when the channel B analog input voltage is out of range. DORB = 1: Digital outputs exceed full-scale range. DORB = 0: Digital outputs are within full-scale range. 44 DAV Data Valid Digital Output. The rising edge of DAV indicates that data is present on the digital outputs. The evaluation kit utilizes DAV to latch data into external back-end digital logic. 47 D0A Channel A CMOS Digital Output, Bit 0 (LSB) 48 D1A Channel A CMOS Digital Output, Bit 1 49 D2A Channel A CMOS Digital Output, Bit 2 50 D3A Channel A CMOS Digital Output, Bit 3 51 D4A Channel A CMOS Digital Output, Bit 4 52 D5A Channel A CMOS Digital Output, Bit 5 53 D6A Channel A CMOS Digital Output, Bit 6 54 D7A Channel A CMOS Digital Output, Bit 7 55 D8A Channel A CMOS Digital Output, Bit 8 56 D9A Channel A CMOS Digital Output, Bit 9 57 D10A Channel A CMOS Digital Output, Bit 10 58 D13A Channel A CMOS Digital Output, Bit 11 (MSB) 59 DORA Channel A Data Out-of-Range Indicator. The DORA digital output indicates when the channel A analog input voltage is out of range. DORA = 1: Digital outputs exceed full-scale range. DORA = 0: Digital outputs are within full-scale range. 64 G/active-low T Output Format Select Digital Input. G/active-low T = GND: Two's complement output format selected. G/active-low T = OVDD: Gray code output format selected. 65 PD Power Down Digital Input. PD = GND: ADCs are fully operational. PD = OVDD: ADCs are powered down. 66 SHREF Shared Reference Digital Input. SHREF = VDD: Shared Reference Enabled SHREF = GND: Shared Reference Disabled When sharing the reference, externally connect REFAP and REFBP together to ensure that VREFAP equals VREFBP. Similarly, when sharing the reference, externally connect REFAN to REFBN together to ensure that VREFAN = VREFBN. 67 REFOUT Internal Reference Voltage Output. The REFOUT output voltage is 2.048V. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. For external reference operation, REFOUT is not required and must be bypassed to GND with a ≥0.1µF capacitor. 68 REFIN Single-Ended Reference Analog Input. For internal reference and buffered external reference operation, apply a 0.7V to 2.3V DC reference voltage to REFIN. For unbuffered external reference operation, connect REFIN to GND. In this mode REF_P, REF_N, and COM_ are high impedance inputs that accept the external reference voltages. - EP Exposed Paddle. EP is internally connected to GND. Externally connect EP to GND to achieve specified dynamic performance. 一般性建议 一般而言，带有实地层和电源层的多层PCB可获得最佳的信号完整性。 MAX12557需要采用高速PCB布局技术，包括一个连接到裸露垫盘的实地层。 保持MAX12557模拟侧内部接地层的完整性，要求其极其密实，空隙必须最少。过孔交错排列，保持非常小的过孔间隙，将空隙减少到最低程度。同时，要保证关键元器件下方的实地，尤其是引脚7和引脚8上的REFAP和REFAN电容；引脚6的COMA旁路；引脚11和引脚10上的REFBP和REFBN电容；引脚6和引脚12的COMB旁路；以及A通道模拟输入引脚2、3和B通道模拟输入引脚15、16上的小容量电容器等。 合理规划不同输入和输出信号在各个层面上的位置，所有模拟输入位于X层，所有数字输出位于Y层，所有时钟位于Z层等等。尽量把每一层都放在两个实地层之间或使用微带线技术。 为了将信号线电感降至最低，减小总体噪声，宁可采用电源层而非地层来走线。如果使用电源线，应采用尽量宽的线条以减小IR压降和电感。 对于GND和VDD (电源线)，Maxim建议采用多个18mil孔径的过孔进行层间连接。 MAX12557的所有GND和裸露垫盘(EP)均应连接到同一地平面。MAX12557依靠EP建立低感抗接地，应采用多个过孔将其连接到规划好的地层。所需的过孔数量取决于过孔的尺寸。作为指导原则，Maxim建议使用5 x 5方阵(总共25个)的13mil过孔。最少需要12个，以确保足够的接地。 MAX12557最关键的输入、输出连接包括，模拟输入、基准引脚、时钟和数字输出。最关键的引脚包括2、3、6-8、10-12、15、16、19、20、67和68脚。 ADC周围的旁路元件和关键电容的连接线应尽可能宽，以减小电阻和电感。建议采用宽度大于或等于10mil的走线。如果元件不是位于地平面的正上方，那么，接地线应尽可能宽。这也包括PCB设计中所用的所有接地热焊盘。 如果旁路电容使用热焊盘与GND连接，那么，每一个旁路电容使用两个热焊盘，每个热焊盘的GND端用一个过孔，以减小电感。 高速数字信号线应远离敏感的模拟信号线、时钟线、REFP及REFN。 所有信号线(包括REFP、REFN)都应尽可能短，并且避免90°转角。 确保差分模拟输入网络的布线对称，并且所有寄生效应均匀且平衡。 所有旁路电容应与ADC尽可能地靠近，最好与转换器在PCB的同一侧，采用表面贴装元件以减小电感(在布局建议一节中会有更详细的说明)。 通常，所有GND旁路过孔尺寸应为18mil。 为了实现最佳性能，该ADC需要独立的模拟和数字电源。 MAX12557可接受差分或单端时钟输入。 MAX12557可以接受差分或单端模拟输入信号。差分输入可提供最佳性能。 转换器的裸露垫盘(EP)作为器件的主要接地途径，必须正确连接到指定地平面。 在ADC电路和同一块板上的其他相邻电路之间放置一块“地岛”进行隔离。例如，如果同一块PCB上有多个ADC电路，在它们之间放置一块地平面，将各个ADC的相关电路隔离开来。 原理设计建议(图2-5) (引脚2和3，INAP和INAN)：为了获得最佳的总体交流性能，根据具体应用，这些引脚与地之间应并联一定的电容，容值范围在5.6pF到12pF之间。这些电容有可能被包含在驱动ADC的抗混叠滤波器中，且应放在电路板的顶层。 (引脚6，COMA)：COMA通过一个高频性能良好的2.2µF陶瓷电容旁路至GND。 (引脚7，REFAP)：通过一个位于PCB顶层的高频陶瓷电容(最大1.0µF)，将REFAP旁路至GND。所有REFAP连线应尽可能短。 (引脚8，REFAN)：通过一个位于PCB顶层的高频陶瓷电容(最大1.0µF)，将REFAN旁路至GND。所有REFAN连线应尽可能短。 (引脚10，REFBN)：通过一个位于PCB顶层的高频陶瓷电容(最大1.0µF)，将REFBN旁路至GND。所有REFBN连线应尽可能短。 (引脚11，REFBP)：通过一个位于PCB顶层的高频陶瓷电容(最大1.0µF)，将REFBP旁路至GND。所有REFBP连线应尽可能短。 (引脚12，COMB)：COMB通过一个高频性能良好的2.2µF陶瓷电容旁路至GND。 (引脚15和16，INBN和INBP)：为获得最佳的总体交流性能，根据具体应用，这些引脚与地之间应并联一定的电容，容值在5.6pF到12pF之间。这些电容可能被包含在驱动ADC的抗混叠滤波器中，且应放在电路板的顶层。 (引脚23-26，61-63, VDD)：用一个高频性能良好的1.0µF陶瓷电容，和一个高频性能良好、≥2.2µF的陶瓷电容并联，将VDD旁路至GND。 (引脚27, 43, 60, OVDD)：用一个高频性能良好的1.0µF陶瓷电容，和一个高频性能良好、≥2.2µF的陶瓷电容并联，将VDD旁路至GND。 (引脚28-41, D0B-D13B)：在数据输出引脚上增加串联电阻。这个串联电阻可以限制从输出驱动器流出，并返回到芯片内部GND的高频边沿电流。选择合适的电阻值，使其与负载电容组合形成的RC时间常数约为1ns。Maxim采用很小且很便宜的电阻排，例如Panasonic公司的EXB-2HV-221J (参见MAX12557评估板的材料清单)。 (引脚45-58, D0A-D13A)：在数据输出引脚上增加串联电阻。这个串联电阻可以限制从输出驱动器流出，并返回到芯片内部GND的高频边沿电流。选择合适的电阻值，使其与负载电容组合形成的RC时间常数约为1ns。Maxim采用很小且很便宜的电阻排，例如Panasonic公司的EXB-2HV-221J (参见MAX12557评估板的材料清单)。 内部参考电压输出脚(引脚67, REFOUT)：该REFOUT的电压为2.048V，可输出1mA电流。采用内部基准时，REFOUT直接与REFIN连接，或通过一个电阻分压器分压REFOUT设定REFIN输入电压。REFOUT通过一个高频性能良好、≥0.1µF的陶瓷电容旁路至GND。 单端基准模拟输入(引脚68, REFIN)：对于内部基准和外部基准缓冲工作模式，可施加一个0.7V到2.3V的参考电压到REFIN。在规定的工作电压范围内，REFIN具有大于50MΩ的输入阻抗，差分参考电压(VREF_P - VREF_N)由REFIN产生。在内部基准模式和外部基准缓冲模式下，REFIN通过一个性能良好的、≥0.1µF的高频陶瓷电容旁路至GND。在无缓冲的外部基准模式下，REFIN连至GND。 点击大图 图2. MAX12557评估板模拟输入部分原理图 点击大图 图3. MAX12557评估板A通道数字输出原理图 点击大图 图4. MAX12557评估板B通道数字输出原理图 点击大图 图5. MAX12557评估板时钟电路 布局建议(关键元件的放置参见图6和图7) MAX12557放置在PCB顶层。 转换器的所有GND引脚(1、4、5、9、13、14和17)都应布线连至MAX12557底部覆铜。 每个转换器的模拟输入电路应当平衡；也就是说，从驱动源(放大器、滤波器等)到差分输入端的走线长度应当相等，元件布局应当相互对称，这样，所有寄生参数才会均衡。走线长度应当尽可能短，以降低电感，并避免拾取噪声和来自于电路板上其他部分的干扰信号。 尽可能缩短模拟输入引脚2和3上并联电容的引线长度，可将他们放置在电路板顶层，并尽量靠近器件引脚。 接着，放置引脚6 (COMA)到GND之间的2.2µF电容，尽可能靠近器件。如果需要，该电容可以放在PCB底层，采用13mil过孔与脚6连接。走线应尽可能短。 接下来，放置引脚7和引脚8之间的1µF电容。该电容应当放置在电路板的顶层，并尽量靠近引脚。REFAP和REFAN (引脚7和8)之间的1µF电容应当在制造工艺允许范围内尽可能地靠近转换器。 下一步，放置引脚7和引脚8到地的旁路电容。这两个电容应当尽可能贴近上述1µF电容放置，并用过孔将这些电容器的GND端与划定的模拟地层相连(同时连接到器件的EP上)。如果第二层上有地平面，该地平面应延伸到这三个元件的下面以减小到引脚1和2的电感。对于REFAP和REFAN的旁路地过孔，Maxim使用了18mil的孔径，考虑到电镀工艺，该尺寸多留了3mil。最终的过孔孔径接近于15mil。 接下来，放置引脚7和引脚8之间的10µF电容。如果顶层没有足够的空间放置该电容，也可以像评估板那样将其放在PCB底层，利用过孔连接。该电容与器件引脚间的走线总长应减至最小。 下一步，放置引脚10和引脚11之间的1µF电容。该电容应当放置在电路板的顶层，并尽量靠近引脚。REFBP和REFBN (引脚10和11)之间的1µF电容应当在制造工艺允许的范围内尽可能地靠近转换器。 接着，放置引脚10和引脚11到地的旁路电容。这两个电容器应当尽可能贴近上述的1µF电容，并用过孔将这些电容器的GND端与划定的模拟地层相连(同时连接到器件的EP上)。如果第二层上有地平面，该地平面应延伸到这三个元件的下面以减小到引脚1和引脚2的电感。对于REFBP和REFBN的旁路地过孔，Maxim使用了18mil的钻孔直径，考虑到电镀工艺，该尺寸多留了3mil。最终的过孔孔径接近于15mil。 下一步，放置引脚10和引脚11之间的10µF电容。如果顶层没有足够的空间放置该电容，也可以像评估板那样将其放在PCB底层，利用过孔连接。该电容与器件引脚间的走线总长应减至最小。 与引脚7和引脚8连接的走线应尽可能短，并且应当是匹配的。即：它们应当是对称的，而且长度应相同。 与引脚10和引脚11连接的走线应尽可能短，并且应当是匹配的。即：它们应当是对称的，而且长度应相同。 接着，放置引脚12 (COMB)到GND之间的2.2µF电容，尽可能靠近器件。如果需要，该电容可以放在PCB板底层，采用13mil过孔与脚6连接。走线应尽可能短。 模拟输入引脚15和16 (INBN和INBP)上的并联电容器应放置在电路板顶层靠近器件引脚的地方，以使其走线尽可能短。 MAX12557的裸露垫盘(EP)与划定的地平面(最好在第二层)必须正确地连接。唯一可行的做法是使用足够多的过孔连接来降低电感。过孔数量取决于孔的尺寸。作为参考，Maxim建议采用5 x 5 (总共25个)方阵的13mil过孔，最少需要12个这样的过孔。 应使用某一层(最好是第二层)作为模拟实地，通过前面推荐的过孔阵列将其与MAX12557的EP连接。 时钟布线建议(引脚19和20)：时钟输入与模拟输入和基准一样敏感。所以，时钟信号应当和模拟信号线同样对待。应避免时钟线靠近任何数字输出信号。如果在电路板上有多个ADC，则需隔离它们的时钟线对，以尽量降低噪声和拾取来自其他ADC单元的干扰信号。时钟信号线尽量不要和数字输出线布在同一层上。如果不可避免，应尽量使这两类信号线之间保持较大间距，并在这两类信号线之间布置隔离GND，以降低可能产生的任何耦合。 对于差分时钟输入，我们建议采用1.4VP-P的典型值，因为这是器件测试时所用的值。不过，最重要的不是输入时钟信号摆动的峰-峰值，而是和上升/下降时间密切相关的摆动速率。另外，内部差分放大器还可提供增益，并对信号进一步整形。在评估板上，为了提高上升和下降速度，我们采用一个中心抽头的变压器提升输入时钟幅度，然后再用二极管将摆幅限制在1.4VP-P。对于单端时钟，边沿应尽量陡，并且满足数据资料规定的最高和最低电压要求，即逻辑高电平为0.8VDD (最小)，逻辑低电平为0.2VDD (最大)。时钟共模电压(1/2VDD)由内部提供。推荐的接口电路/驱动器逻辑：任何逻辑系列，包括CMOS、LVPECL和LVDS，都可用于驱动时钟输入。对于要求特别高的高频输入信号应用，建议采用非常高速的LVPECL时钟分配电路，如MAX9320 PECL缓冲器。 (引脚23-26, 61-63, VDD)：最好将0.1µF的旁路电容放在器件引脚旁。 (引脚27, 43, 60, OVDD)：最好将0.1µF的旁路电容放在器件引脚旁。 数据线B (引脚28-41)和数据线A (引脚44-58)：对于数据输出引脚，应尽量缩短从ADC到缓冲器或负载IC的走线长度。串联电阻尽可能靠近ADC放置，为确保最佳性能，应考虑≥10pF的总负载电容。缓冲器或负载IC有一个背向MAX12557 EP地的实地，对于实现最佳的交流性能非常重要。如果将数椐线布在顶层或底层(微带线技术)，则相邻层必须是地层，以形成有效的传输线。如果将数据线布在内层(带状线技术)，则其相邻两层必须均为地电位，以形成有效的传输线。数字信号输出应紧密排列在单一总线内以控制电流回路。另外，尽量减小MAX12557和数字负载之间的地层空隙(由数字信号过孔产生)，当数据线进入内层时，过孔应交错排列。 共用基准(引脚66, SHREF)：当共用基准时，应在芯片外把REFAP和REFBP连接在一起，以保证VREFAP = VREFBP。同样，在共用基准时，也应在外部把REFAN和REFBN连在一起，以保证VREFAN = VREFBN。 REFOUT和REFIN (引脚67和68)的旁路电容必须靠近器件引脚，使用短的走线直接与器件接地层相连。 点击大图 图6. MAX12557评估板顶层丝印和元件布局 点击大图 图7. MAX12557评估板底层丝印和元件布局 结论 本应用笔记是器件手册和评估板资料的补充，如果用户遵循了这些建议，器件在目标应用中的性能将得以最大化。 我们期待您的反馈！ 喜欢？不喜欢？有待改善？或为我们提供建议？请与我们联系 — 我们将根据您的意见或建议改善我们的工作。 网页评价或提供建议 自动更新 需要自动接收最新发布的应用笔记吗？请订阅EE-Mail™ (English only)。 更多信息   APP 3558: Nov 28, 2005 MAX12527 双路、65Msps、12位、IF/基带ADC 完整的数据资料 (PDF, 664kB) MAX12528 双路、80Msps、12位、IF/基带ADC 完整的数据资料 (PDF, 432kB) MAX12557 双路、65Msps、14位、IF/基带ADC 完整的数据资料 (PDF, 920kB) MAX12558 双路、80Msps、14位、IF/基带ADC 完整的数据资料 (PDF, 468kB)   下载，PDF格式 (147kB)  AN3558, AN 3558, APP3558, Appnote3558, Appnote 3558